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PLL时钟分频的问题
来源: 互联网 发布时间：2016-09-28
本文导语: 我在U-boot里面 PLL1 800Mhz mov r3,#DP_OP_800 move r4,#DP_MFD_800 mov r5,#DP_MFN_800 现在得时钟说是 200M, 时钟怎么算的 /*ddr clock from PLL 1,all perclk dividers are 1 since using 24Mhz*/ ldr r1,=0x59E35100 str r1,[r0,#CLKCTL_CBCDR] //CLKCTL...
我在U-boot里面
PLL1 800Mhz
mov r3,#DP_OP_800
move r4,#DP_MFD_800
mov r5,#DP_MFN_800
现在得时钟说是 200M, 时钟怎么算的
/*ddr clock from PLL 1,all perclk dividers are 1 since using 24Mhz*/
ldr r1,=0x59E35100
str r1,[r0,#CLKCTL_CBCDR] //CLKCTL_CBCDR = 0x14
这个0x59E35100是怎么来的啊？ 我想设置 RAM为166Mhz，有人知道该怎么设置这个值吗？
PLL1 800Mhz
mov r3,#DP_OP_800
move r4,#DP_MFD_800
mov r5,#DP_MFN_800
现在得时钟说是 200M, 时钟怎么算的
/*ddr clock from PLL 1,all perclk dividers are 1 since using 24Mhz*/
ldr r1,=0x59E35100
str r1,[r0,#CLKCTL_CBCDR] //CLKCTL_CBCDR = 0x14
这个0x59E35100是怎么来的啊？ 我想设置 RAM为166Mhz，有人知道该怎么设置这个值吗？
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这个要看芯片的spec的，0x59E35100就是要写入某个寄存器的值，看一下CLKCTL_CBCDR寄存器的功能
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